전자 분야에서 모든 구성 요소가 작동하는 가장 중요한 개념은 ' 논리 게이트 “. 논리 게이트의 개념은 집적 회로, 센서, 스위칭 목적, 마이크로 컨트롤러 및 프로세서, 암호화 및 암호 해독 목적 등과 같은 모든 기능에서 구현됩니다. 이 외에도 로직 게이트의 광범위한 응용 분야가 있습니다. Adder, Subtractor, Full과 같은 많은 유형의 논리 게이트가 있습니다. 가산기 , Full Subtractor, Half Subtractor 및 기타 여러 가지. 따라서이 기사는 반 감산기 회로 , 반 감산기 진리표 및 관련 개념.
Half Subtractor는 무엇입니까?
반 감산기에 대해 논의하기 전에 이진 감산에 대해 알아야합니다. 이진 빼기에서 빼기 과정은 산술 빼기와 비슷합니다. 산술 빼기에서는 밑이 2 인 숫자 시스템이 사용되는 반면 이진 빼기에서는 이진수가 빼기에 사용됩니다. 결과 용어는 차이와 차용으로 표시 될 수 있습니다.
반감기가 가장 중요합니다. 조합 논리 회로 사용되는 디지털 전자 . 기본적으로 이것은 전자 장치 또는 다른 용어로 논리 회로라고 말할 수 있습니다. 이 회로는 두 개의 이진수 빼기를 수행하는 데 사용됩니다. 이전 기사에서 우리는 이미 반가산기 및 전 가산기 회로의 개념 계산에 이진수를 사용합니다. 마찬가지로 감산기 회로는 감산을 위해 이진수 (0,1)를 사용합니다. 하프 감산기의 회로는 두 개로 구성 할 수 있습니다. 논리 게이트, 즉 NAND 및 EX-OR 게이트 . 이 회로는 차용뿐만 아니라 차이점과 같은 두 가지 요소를 제공합니다.
이진 빼기에서와 같이, 주요 숫자는 1이고, 감산 1이 마이너 드 0보다 우월한 동안 차용을 생성 할 수 있으며 이로 인해 차용이 필요합니다. 다음 예제는 두 이진 비트의 이진 빼기를 제공합니다.
첫 번째 자리 | 두 번째 자리 | 차 | 빌다 |
0 | 0 | 0 | 0 |
1 | 0 | 1 | 0 |
| 0 | 1 | 1 | 1 |
| 1 | 1 | 0 | 0 |
위의 빼기에서 두 자리는 A와 B로 표현 될 수 있습니다.이 두 자리는 빼서 결과 비트를 차이와 차용으로 제공합니다.
우리가 처음 2 개와 4 번째 행을 관찰 할 때,이 행들 사이의 차이, 그 다음 차이와 차입은 감수성이 마이 뉴 엔드보다 작기 때문에 비슷합니다. 마찬가지로, 세 번째 행을 관찰 할 때 감수에서 빼기 값을 뺍니다. 따라서 감수 숫자가 빼기 숫자보다 우월하기 때문에 차이와 차용 비트는 1입니다.
이 조합 회로는 모든 종류의 필수 도구입니다. 디지털 회로 입력과 출력의 가능한 조합을 알 수 있습니다. 예를 들어 감산기에 2 개의 입력이 있으면 결과 출력은 4 개가됩니다. 하프 감산기의 o / p는 차용 비트와 차용 비트를 나타내는 아래 표에 언급되어 있습니다. 회로의 진리표 설명은 EX-OR 논리 게이트 및 AND 게이트 연산과 NOT 게이트와 같은 논리 게이트를 사용하여 수행 할 수 있습니다.
다음을 사용하여 진리표 풀기 K- 맵 아래에 나와 있습니다.
반 감산기 k 맵
그만큼 반 감산기 표현 진리표와 K-map을 사용하여 다음과 같이 유도 할 수 있습니다.
차 (D) = ( x’y + xy ')
= x ⊕ y
차입 (B) = x’y
논리 회로
그만큼 반 감산기 논리 회로 논리 게이트를 사용하여 설명 할 수 있습니다.
- 1 XOR 게이트
- 1 NOT 게이트
- 1 AND 게이트
표현은
반 감산기 논리 회로
Half-Subtractor 블록 다이어그램
하프 감산기의 블록 다이어그램이 위에 나와 있습니다. 두 개의 입력이 필요하고 두 개의 출력이 제공됩니다. 여기서 입력은 A & B로 표시되고 출력은 차이 및 차입으로 표시됩니다.
위의 회로는 EX-OR 및 NAND 게이트로 설계 할 수 있습니다. 여기서 NAND 게이트는 AND 및 NOT 게이트를 사용하여 구축 할 수 있습니다. 따라서 감산기 회로의 절반을 만들기 위해 세 개의 논리 게이트, 즉 EX-OR 게이트, NOT 게이트 및 NAND 게이트가 필요합니다.
AND 및 NOT 게이트의 조합은 NAND Gate라는 다른 결합 게이트를 생성합니다. Ex-OR 게이트 출력은 차이 비트가되고 NAND 게이트 출력은 동일한 입력 A & B에 대한 Borrow 비트가됩니다.
AND- 게이트
AND- 게이트는 여러 입력과 단일 출력이있는 디지털 논리 게이트의 한 유형이며 입력 조합을 기반으로 논리적 결합을 수행합니다. 이 게이트의 모든 입력이 높으면 출력이 높고 그렇지 않으면 출력이 낮습니다. 진리표가있는 AND 게이트의 논리 다이어그램은 다음과 같습니다.
AND 게이트와 진리표
NOT 게이트
NOT- 게이트는 단일 입력이있는 디지털 논리 게이트의 한 유형이며 입력에 따라 출력이 반전됩니다. 예를 들어, NOT 게이트의 입력이 높으면 출력이 낮습니다. 진리표가있는 NOT-gate의 논리 다이어그램은 다음과 같습니다. 이러한 유형의 논리 게이트를 사용하여 NAND 및 NOR 게이트를 실행할 수 있습니다.
게이트와 진실 테이블이 아닙니다.
Ex-OR 게이트
Exclusive-OR 또는 EX-OR 게이트는 2- 입력 및 단일 출력을 가진 디지털 로직 게이트의 한 유형입니다. 이 논리 게이트의 작동은 OR 게이트에 따라 다릅니다. 이 게이트의 입력 중 누군가가 높으면 EX-OR 게이트의 출력이 높아집니다. EX-OR의 기호와 진리표는 아래와 같습니다.
XOR 게이트 및 진실 표
Nand Gate를 사용한 반감 산기 회로
감산기의 설계는 다음과 같이 할 수 있습니다. 논리 게이트 사용 NAND 게이트 및 Ex-OR 게이트와 같습니다. 이 반감 산기 회로를 설계하기 위해서는 차이와 차용이라는 두 가지 개념을 알아야합니다.
Nand Gate를 사용한 반감 산기 회로
주의 깊게 모니터링하면이 회로에 의해 실행되는 다양한 동작이 EX-OR 게이트 동작과 정확하게 관련되어 있음이 상당히 분명합니다. 따라서 EX-OR 게이트를 사용하여 차이를 만들 수 있습니다. 같은 방식으로, 반가산기 회로에 의해 생성 된 차용은 AND- 게이트 및 NOT- 게이트와 같은 논리 게이트의 혼합을 사용하여 간단히 얻을 수 있습니다.
이 HS는 5 개의 NOR 게이트가 필요한 경우 NOR 게이트를 사용하여 설계 할 수도 있습니다. NOR 게이트를 사용하는 회로도 절반 감산기는 다음과 같이 표시됩니다.
Nor Gates를 사용하는 반감 산기
진실 테이블
첫 번째 비트 | 두 번째 비트 | 차 (EX-OR 출력) | 빌다 (낸드 아웃) |
0 | 0 | 0 | 0 |
| 1 | 0 | 1 | 0 |
0 | 1 | 1 | 1 |
| 1 | 1 | 0 | 0 |
VHDL 및 Testbench 코드
반 감산기에 대한 VHDL 코드는 다음과 같이 설명됩니다.
도서관 IEEE
IEEE.STD_LOGIC_1164.ALL 사용
IEEE.STD_LOGIC_ARITH.ALL 사용
IEEE.STD_LOGIC_UNSIGNED.ALL 사용
엔티티 Half_Sub1은
포트 (a : STD_LOGIC
b : STD_LOGIC에서
HS_Diff : STD_LOGIC 출력
HS_Borrow : STD_LOGIC에서)
Half_Sub1 끝
Half_Sub1의 아키텍처 동작은 다음과 같습니다.
시작하다
HS_Diff<=a xor b
HS_Borrow<=(not a) and b
그만큼 HS 용 테스트 벤치 코드 다음과 같이 설명됩니다.
라이브러리 IEEE
ieee.std_logic_1164.ALL 사용
ENTITY HS_tb IS
END HS_tb
아키텍처 HS_tb OF HS_tb IS
구성 요소 HS
PORT (a : IN std_logic
b : 표준 로직에서
HS_Diff : OUT std_logic
HS_Borrow : OUT std_logic
)
끝 구성 요소
신호 a : std_logic : =‘0’
신호 b : std_logic : =‘0’
HS_Diff 신호 : std_logic
HS_Borrow 신호 : std_logic
시작
신규 : HS PORT MAP (
a => a,
b => b,
HS_Diff => HS_Diff,
HS_borrow => HS_borrow
)
stim_proc : 프로세스
시작하다
...에<= ‘0’
비<= ‘0’
30ns 대기
...에<= ‘0’
비<= ‘1’
30ns 대기
...에<= ‘1’
비<= ‘0’
30ns 대기
...에<= ‘1’
비<= ‘1’
기다림
프로세스 종료
종료
절반 감산기를 사용하는 전체 감산기
완전 감산기는 2 비트를 사용하여 감산 기능을 작동하는 조합 장치로, 감산됩니다. 회로는 이전 출력 차용을 고려하고 두 개의 출력이있는 세 개의 입력이 있습니다. 세 가지 입력은 빼기, 감수 및 이전 출력에서받은 입력 (차용)이고 두 출력은 차이와 차용입니다.
전체 감산기 논리 다이어그램
진리표 전체 감산기 이다
| 입력 | 출력 | |||
| 엑스 | 와이 | 음 | FS_Diff | FS_Borrow |
| 0 | 0 | 0 | 0 | 0 |
| 0 | 0 | 1 | 1 | 1 |
| 0 | 1 | 0 | 1 | 1 |
| 0 | 1 | 1 | 0 | 1 |
| 1 | 0 | 0 | 1 | 0 |
| 1 | 0 | 1 | 0 | 0 |
| 1 | 1 | 0 | 0 | 0 |
| 1 | 1 | 1 | 1 | 1 |
위의 진리표를 사용하여 반 감산기를 사용하여 전체 감산기를 구현하기위한 논리 다이어그램 광고 회로 다이어그램이 아래에 나와 있습니다.
HS를 사용한 완전 감산기
Half Subtractor의 장점과 한계
반 감산기의 장점은 다음과 같습니다.
- 이 회로의 구현 및 구성은 간단하고 쉽습니다.
- 이 회로는 디지털 신호 처리에서 최소 전력을 소비합니다.
- 향상된 속도로 계산 기능을 수행 할 수 있습니다.
이 조합 회로의 한계는 다음과 같습니다.
많은 작업 및 기능에 반감 산기가 광범위하게 적용되지만 몇 가지 제한 사항이 있습니다.
- 하프 감산기 회로는이 회로의 중요한 단점 인 이전 출력에서 'Borrow-in'을 허용하지 않습니다.
- 많은 실시간 응용 프로그램이 수많은 비트의 감산에 대해 작동하므로 반 감산기 장치는 많은 비트를 빼는 기능을 보유하지 않습니다.
Half Subtractor의 응용
반 감산기의 응용 프로그램은 다음과 같습니다.
- 하프 감산기는 오디오 또는 무선 신호의 힘을 줄이는 데 사용됩니다.
- 그것은 될 수 있습니다 증폭기에 사용 사운드 왜곡을 줄이기 위해
- 절반 감산기는 프로세서의 ALU에 사용
- 연산자를 늘리거나 줄이는 데 사용할 수 있으며 주소도 계산합니다.
- Half Subtractor는 최하위 열 번호를 빼는 데 사용됩니다. 여러 자리 숫자를 뺄 때 LSB에 사용할 수 있습니다.
따라서 위의 절반 감산기 이론에서 마침내이 회로를 사용하여 한 이진 비트에서 다른 이진 비트를 빼서 Difference 및 Borrow와 같은 출력을 제공 할 수 있음을 닫을 수 있습니다. 마찬가지로 NAND 게이트 회로와 NOR 게이트를 사용하여 절반 감산기를 설계 할 수 있습니다. 알아야 할 다른 개념은 반 감산기 verilog 코드 RTL 회로도를 어떻게 그릴 수 있습니까?
