컴퓨터의 크기가 너무 커서 설치할 수있는 공간이 필요했던 시대가있었습니다. 하지만 오늘날에는 너무 발전하여 노트북처럼 쉽게 휴대 할 수 있습니다. 이를 가능하게 한 혁신은 집적 회로의 개념이었습니다. 에 집적 회로 , 많은 활성 및 수동 요소 상호 연결과 함께 일반적으로 단면이 50 x 50 mil 인 작은 실리콘 웨이퍼 위에 개발됩니다. 이러한 회로의 생산을 위해 따르는 기본 공정에는 패턴을 만들기 위해 포토 리소그래피를 사용하는 에피 택셜 성장, 마스크 된 불순물 확산, 산화물 성장 및 산화물 에칭이 포함됩니다.
웨이퍼 위의 부품에는 저항기, 트랜지스터, 다이오드, 커패시터 등이 포함됩니다. IC를 통해 제조하는 가장 복잡한 요소는 트랜지스터입니다. 트랜지스터는 다양한 유형입니다 CMOS, BJT, FET와 같은. 요구 사항에 따라 IC를 통해 구현할 트랜지스터 기술 유형을 선택합니다. 이 기사에서 우리는 CMOS 제작 (또는) 트랜지스터를 CMOS로 제작.
CMOS 제작
더 적은 전력 손실 요구 사항 CMOS 기술 트랜지스터를 구현하는 데 사용됩니다. 더 빠른 회로가 필요한 경우 트랜지스터는 IC 사용 BJT . 제작 CMOS 트랜지스터 IC는 세 가지 방법으로 수행 할 수 있습니다.
n 형 확산이 p 형 기판을 통해 수행되거나 p 형 확산이 n 형 기판에서 각각 수행되는 N-well / P-well 기술입니다.
그만큼 트윈 웰 기술 , 어디 NMOS 및 PMOS 트랜지스터 기판이 아닌 에피 택셜 성장베이스를 통한 동시 확산에 의해 웨이퍼 위에서 개발됩니다.
실리콘을 기판으로 사용하는 대신 절연체 재료를 사용하여 속도와 래치 업 민감도를 개선하는 실리콘 온 인슐레이터 프로세스입니다.
N- well / P- well 기술
CMOS는 두 가지를 통합하여 얻을 수 있습니다. NMOS 및 PMOS 트랜지스터 동일한 실리콘 웨이퍼 위에. N-well 기술에서 n-type well은 p-type 기판에 확산되는 반면 P-well에서는 그 반대입니다.
CMOS 제작 단계
그만큼 CMOS 제조 공정 흐름 N-well / P-well 기술을 사용하여 제조하는 동안 20 개의 기본 제조 단계를 사용하여 수행됩니다.
N 웰을 이용한 CMOS 제작
1 단계: 먼저 우리는 제작의 기초로 기판을 선택합니다. N- 웰의 경우 P 형 실리콘 기판이 선택됩니다.
기질
2 단계 – 산화 : n 형 불순물의 선택적 확산은 기판의 오염으로부터 웨이퍼의 일부를 보호하는 장벽으로 SiO2를 사용하여 수행됩니다. SiO두약 1000의 산화 챔버에서 기판을 고품질 산소와 수소에 노출시키는 산화 공정에 의해 배치됩니다.0씨
산화
3 단계 – 포토 레지스트 성장 : 이 단계에서 선택적 에칭이 가능하도록 SiO2 층은 포토 리소그래피 공정을 거친다. 이 과정에서 웨이퍼는 감광성 에멀젼의 균일 한 필름으로 코팅됩니다.
포토 레지스트의 성장
4 단계 – 마스킹 : 이 단계는 포토 리소그래피 프로세스의 연속입니다. 이 단계에서는 스텐실을 사용하여 원하는 패턴의 개방성을 만듭니다. 이 스텐실은 포토 레지스트 위에 마스크로 사용됩니다. 이제 기판이 자외선 마스크의 노출 된 영역 아래에 존재하는 포토 레지스트가 중합됩니다.
포토 레지스트 마스킹
5 단계 – 노출되지 않은 포토 레지스트 제거 : 마스크를 제거하고 트리클로로 에틸렌과 같은 화학 물질을 사용하여 웨이퍼를 현상하여 포토 레지스트의 미노출 영역을 용해시킵니다.
포토 레지스트 제거
6 단계 – 에칭 : 웨이퍼는 불화 수소산의 에칭 용액에 담겨 도펀트가 확산되는 영역에서 산화물을 제거합니다.
SiO2의 에칭
7 단계 – 전체 포토 레지스트 층 제거 : 시 에칭 공정 , 포토 레지스트 층에 의해 보호되는 SiO2 부분은 영향을받지 않는다. 포토 레지스트 마스크는 이제 화학 용매 (뜨거운 H2SO4)로 벗겨집니다.
포토 레지스트 층 제거
8 단계 – N-well 형성 : n 형 불순물은 노출 된 영역을 통해 p 형 기판으로 확산되어 N- 웰을 형성한다.
N-well의 형성
9 단계 – SiO2 제거 : SiO2 층은 이제 불산을 사용하여 제거됩니다.
SiO2 제거
10 단계 – 폴리 실리콘 증착 : 게이트의 오정렬 CMOS 트랜지스터 회로에 해를 끼칠 수있는 원치 않는 정전 용량으로 이어질 수 있습니다. 따라서 이러한 '자체 정렬 게이트 프로세스'를 방지하기 위해 이온 주입을 사용하여 소스 및 드레인을 형성하기 전에 게이트 영역을 형성하는 것이 바람직합니다.
폴리 실리콘 증착
폴리 실리콘은 8000 이상의 고온을 견딜 수 있기 때문에 게이트 형성에 사용됩니다.0c 웨이퍼가 소스 및 드레인 형성을 위해 어닐링 방법을받는 경우. 폴리 실리콘은 화학 증착 공정 얇은 층의 게이트 산화물 위에. 폴리 실리콘 층 아래의이 얇은 게이트 산화물은 게이트 영역 아래에서 추가 도핑을 방지합니다.
11 단계 – 게이트 영역 형성 : 게이트 형성에 필요한 두 영역을 제외하고 NMOS 및 PMOS 트랜지스터 폴리 실리콘의 나머지 부분은 벗겨집니다.
게이트 영역 형성
12 단계 – 산화 과정 : 산화층이 웨이퍼 위에 증착되어 추가를위한 차폐 역할을합니다. 확산 및 금속 화 공정 .
산화 과정
13 단계 – 마스킹 및 확산 : 마스킹 공정을 사용하여 n 형 불순물 확산 영역을 만들기 위해 작은 간격이 만들어집니다.
마스킹
확산 공정을 사용하여 NMOS의 단자 형성을 위해 3 개의 n + 영역이 개발됩니다.
N- 확산
14 단계 – 산화물 제거 : 산화물 층이 벗겨집니다.
산화물 제거
15 단계 – P 형 확산 : PMOS의 단자를 형성하기위한 n 형 확산과 유사하게 p 형 확산이 수행된다.
P 형 확산
16 단계 – 두꺼운 필드 산화물 배치 : 금속 단자를 형성하기 전에 두꺼운 필드 산화물이 배치되어 단자가 필요하지 않은 웨이퍼 영역에 대한 보호 층을 형성합니다.
두꺼운 필드 산화물 층
17 단계 – 금속 화 : 이 단계는 상호 연결을 제공 할 수있는 금속 단자의 형성에 사용됩니다. 알루미늄은 웨이퍼 전체에 퍼집니다.
금속 화
18 단계 – 초과 금속 제거 : 여분의 금속은 웨이퍼에서 제거됩니다.
19 단계 – 터미널 형성 : 여분의 금속 단자를 제거한 후 형성된 틈새에 상호 연결을 위해 형성됩니다.
터미널의 형성
20 단계 – 터미널 이름 지정 : 이름은 터미널에 지정됩니다. NMOS 및 PMOS 트랜지스터 .
터미널 이름 지정
P well 기술을 이용한 CMOS 제작
p-well 공정은 n-type 기판이 사용되고 p-type 확산이 수행된다는 점을 제외하면 N well 공정과 유사합니다. 일반적으로 단순성을 위해 N well 프로세스가 선호됩니다.
CMOS의 트윈 튜브 제작
트윈 튜브 프로세스를 사용하면 P 및 N 유형 장치의 이득을 제어 할 수 있습니다. 에 관련된 다양한 단계 CMOS 제작 Twin-tube 방식 사용 다음과 같다
- 약하게 도핑 된 n 또는 p 형 기판이 취해지며 에피 택셜 층이 사용됩니다. 에피 택셜 레이어는 칩의 래치 업 문제를 보호합니다.
- 측정 된 두께와 정확한 도펀트 농도를 가진 고순도 실리콘 층이 성장합니다.
- P 및 N 웰용 튜브 형성.
- 확산 공정 중 오염으로부터 보호하기위한 얇은 산화물 구조.
- 소스 및 드레인은 이온 주입 방법을 사용하여 형성됩니다.
- 금속 접촉 부분을 만들기 위해 절단이 이루어집니다.
- 금속 접점을 그리기 위해 금속 화가 수행됩니다.
CMOS IC 레이아웃
상단보기 CMOS에 제작 및 레이아웃 주어진다. 여기서 다양한 금속 접점과 N 웰 확산을 명확하게 볼 수 있습니다.
CMOS IC 레이아웃
따라서 이것은 CMOS 제조 기술 . 1in-square 웨이퍼가 50mil x 50mils의 표면적을 가진 400 개의 칩으로 나뉘어 진 것을 생각해 봅시다. 트랜지스터를 제작하는 데 50mil2의 면적이 필요합니다. 따라서 각 IC에는 2 개의 트랜지스터가 포함되어 있으므로 각 웨이퍼에 2 x 400 = 800 개의 트랜지스터가 구축됩니다. 매 배치마다 10 개의 웨이퍼를 처리하면 8000 개의 트랜지스터를 동시에 제조 할 수 있습니다. IC에서 관찰 한 다양한 구성 요소는 무엇입니까?
